set target_library "lib.db" | 타겟 라이브러리 설정 |
set link_library "* lib.db" | 링크 라이브러리 설정 |
set search_path ". ./lib" | 검색 경로 설정 |
read_verilog design.v | Verilog 읽기 |
read_vhdl design.vhd | VHDL 읽기 |
read_ddc design.ddc | DDC 형식 읽기 |
analyze -format verilog file.v | 설계 분석 |
elaborate top_module | 설계 정교화 |
current_design top_module | 현재 설계 설정 |
link | 설계 링크 |
create_clock -period 10 [get_ports clk] | 클럭 정의 (10ns) |
create_generated_clock -divide_by 2 -source clk [get_pins div/Q] | 생성된 클럭 |
set_clock_uncertainty 0.1 [get_clocks clk] | 클럭 불확실성 |
set_input_delay -clock clk 2 [get_ports data_in] | 입력 지연 |
set_output_delay -clock clk 2 [get_ports data_out] | 출력 지연 |
set_max_delay 5 -from [get_ports a] -to [get_ports b] | 최대 지연 제약 |
set_false_path -from [get_clocks clk1] -to [get_clocks clk2] | 거짓 경로 |
set_multicycle_path 2 -setup -from [get_pins reg/Q] | 멀티사이클 경로 |
compile | 기본 컴파일 |
compile_ultra | 고노력 컴파일 |
compile_ultra -area_high_effort_script | 면적 최적화 |
compile_ultra -timing_high_effort_script | 타이밍 최적화 |
set_max_area 0 | 면적 최소화 |
set_max_dynamic_power 0 | 전력 최소화 |
report_timing | 타이밍 보고서 |
report_timing -delay_type max -max_paths 10 | 상세 타이밍 |
report_area | 면적 보고서 |
report_power | 전력 보고서 |
report_constraint -all_violators | 제약 위반 |
report_qor | 결과 품질 |
write -format verilog -output netlist.v | 넷리스트 작성 |
write -format ddc -output design.ddc | DDC 작성 |
write_sdc constraints.sdc | SDC 작성 |
read_verilog netlist.v | 넷리스트 읽기 |
read_db lib.db | 라이브러리 읽기 |
read_sdc constraints.sdc | SDC 제약조건 읽기 |
read_parasitics design.spef | SPEF 기생 읽기 |
link_design top_module | 설계 링크 |
update_timing | 타이밍 업데이트 |
report_timing | 타이밍 보고 |
report_timing -from [get_pins reg1/Q] -to [get_pins reg2/D] | 경로 타이밍 |
report_timing -delay_type min | 홀드 타이밍 |
report_timing -delay_type max | 셋업 타이밍 |
report_clock_timing -type summary | 클럭 요약 |
report_analysis_coverage | 분석 커버리지 |
get_timing_paths -nworst 100 | 최악 경로 가져오기 |
set_operating_conditions -min bc -max wc | 동작 조건 |
report_si_bottleneck | 신호 무결성 |
report_noise | 노이즈 분석 |
report_power | 전력 분석 |
vcs design.v testbench.v -o simv | 설계 컴파일 |
vcs -sverilog design.sv | SystemVerilog 컴파일 |
vcs -debug_all | 디버그 활성화 |
vcs +v2k | Verilog-2001 모드 |
vcs -f filelist.f | 파일 목록 읽기 |
vcs +define+DEBUG | 매크로 정의 |
vcs +incdir+./include | 포함 디렉토리 |
./simv | 시뮬레이션 실행 |
./simv +vcs+finish+1000 | 타임아웃으로 실행 |
./simv +ntb_random_seed=12345 | 랜덤 시드 설정 |
./simv -gui | DVE GUI로 실행 |
./simv -ucli | 대화형 모드 |
vcs -cm line+cond+fsm+branch | 커버리지 활성화 |
./simv -cm line+cond | 커버리지 수집 |
urg -dir simv.vdb | 커버리지 보고서 생성 |
$fsdbDumpfile("wave.fsdb"); | FSDB 덤프 (코드) |
$fsdbDumpvars; | 모든 신호 덤프 |
dve -vpd vcdplus.vpd | DVE에서 파형 열기 |
create_lib -technology tech.tf library_name | 라이브러리 생성 |
read_verilog netlist.v | 넷리스트 읽기 |
read_sdc constraints.sdc | 제약조건 읽기 |
initialize_floorplan -core_utilization 0.7 | 플로어플랜 초기화 |
create_placement -floorplan | 초기 배치 |
legalize_placement | 배치 합법화 |
create_power_straps | 전원 그리드 생성 |
place_opt | 배치 최적화 |
clock_opt | 클럭 트리 합성 |
route_auto | 자동 라우팅 |
route_opt | 라우팅 최적화 |
check_routes | 라우팅 DRC 확인 |
write_gds -output design.gds | GDSII 작성 |
write_verilog netlist_final.v | 최종 넷리스트 작성 |
write_parasitics -output design.spef | SPEF 작성 |
write_def -output design.def | DEF 작성 |